拝啓　貴社益々ご清栄のこととお慶び申し上げます。
平素は弊社製品をご愛用頂き、誠にありがとうございます。

　さて来る１月３０日(木)～３１日(金)パシフィコ横浜におきまして
「Electronic Design and Solution Fair 2003」が
(http://www.edsfair.com/)下記日程にて開催されます。

今回弊社は初の試みとして、ブース出展のみにとどまらず、
会期中毎日1回（P.M.2：30～P.M.3：15）
セミナー第3会場（定員30名）にて、
《 Cモデル化された『Virtual proto Type』と
GHS社MULTIでのCo Simulationの実現 》を
テーマに出展者セミナーを開催いたします。
(http://www.adac.co.jp)

ご多忙のこととは存じますが、是非この機会に弊社ブースおよび
出展者セミナーにお立ち寄りください。

　　　　　　　　　　　　　　　　　　　　　　　　敬 具

                            記

「Electronic Design and Solution Fair 2003」

日時:　2003年1月30日(木)～31日(金) A.M.10:00～P.M.6:00
場所:　パシフィコ横浜
ブース番号:　503
入場料:　無料（インターネットによる事前登録、もしくは入場時に登録が必要）

出展者セミナー：無料
 (当日受付のみ。ただし、展示会への入場登録が必要）

キーノートスピーチ：無料
 (インターネットによる事前申込みが必要）

FPGA/PLD Design Conference：有料
 (インターネットによる事前申込みが必要）

□□ 出展者セミナー □□
日時  ：1月30日(木) 　14：30～15：15 (セミナーNo.A012)
        1月31日(金) 　14：30～15：15 (セミナーNo.A040)
会場  ： 第3会場(パシフィコ横浜　中２階)
定員  ： 30名
テーマ：Cモデル化された『Virtual proto Type』と
        GHS社MULTIでのCo Simulationの実現


□□ 出展製品 □□

△△ CレベルシステムLSI検証環境 △△

”C ”で実現する。
ADaC EDA Tools － RTL-C テクノロジー

◆ArchGen
    グラフフィカルな制御フロー図を用いて
    RTL-C及びRTLモデルを生成します。
    CPUやコプロセッサ等の複雑な設計を行なう事が可能です。

◆ASVP Builder
    ArchGen、Afterburnerで生成されたCソースや
    各アプリケーション並びにToolを統合して、
    実行エンジンを構築する為のビルダーです。

◆Afterburner
    既存HDLモデル(RTL)からC（RTL-C）モデルへの変換ツールの展示
    GUIベースにより、高速でかつ安易に変換、Cのオブジェクトベースによる
    実行可能な、検証環境も構築できます。

◆ RTL-C
    Pin、Bit、Clockに対応したANSI Cモデル。
    SystemCやC++の検証環境でも利用する事が可能です。

△△ 紹介製品 △△
    RTL並びにCモデルのハードウェアアクセラレータをご案内しております。
      □iSAVE ：RTL-C、SystemCでの検証の高速化に貢献します。
      □iPROVE：VerilogまたはVHDLのRTL検証の高速化に貢献します。

ご質問等ございましたら、お手数ではございますが、
下記連絡先（弊社 営業本部 DAフィールドサポート部)まで
ご連絡ください。
TEL:(03)3576-5351
E-mail: sales@adac.co.jp

            　　　　　　　　　　　　　　　　　　　　　　　　　以上